華為申請“三進制邏輯門電路”相關專利，提高信息密度和計算效率

IT之家 4 月 7 日消息，國家知識產權局信息顯示，華為技術有限公司 3 月 18 日公布了一項名為“三進制邏輯門電路、計算電路、芯片以及電子設備”的專利，公開號為 CN119652311A，申請日期為 2023 年 9 月 18 日。

專利摘要顯示，本申請提供一種三進制邏輯門電路、計算電路、芯片以及電子設備，本申請提供的三進制邏輯門電路可以實現輸入邏輯值的加 1、減 1。基于該三進制邏輯門電路，利用三值邏輯的 27 種單變量函數，將該三進制邏輯門電路應用于三進制邏輯電路中，可以實現簡化三進制邏輯電路的結構的目的，可以減少三進制邏輯電路中的晶體管數量，降低三進制邏輯電路的功耗，以及提高三進制邏輯電路的計算效率。

IT之家附專利文件背景技術信息：

隨著大數據時代的到來，處理龐大的數據量要求芯片具有更高的計算性能。目前通過簡單地縮小晶體管的尺寸來提高芯片的計算性能變得更加困難，因此需要通過設置大規模的集成電路，達到提高芯片的計算性能的目的，但是大規模的集成電路會帶來更高功耗以及互聯復雜度。

三進制邏輯是利用三值邏輯來提高信息密度，三進制邏輯能夠超越二進制邏輯的計算性能，因此三進制邏輯電路的計算性能高于二進制邏輯電路的計算性能。三進制邏輯門電路是構成三進制邏輯電路的基礎單元，因此三進制邏輯門電路的設計至關重要。